【74/TTL】ロジックICとか論理素子を使い倒せ! Part1【GreenPAK】

【74/TTL】ロジックICとか論理素子を使い倒せ!【GreenPAK】

ロジックICのスレが無いので建てました。
とは言えTTLだけではネタが続かないので、以下の話題歓迎!
・変わった74シリーズの紹介、使い倒し
　→ 74LVC1G97/98、マジお勧め!
・Tr/FETで論理回路
　→ 1個でインバータ、並べればワイヤードOR回路
・SPLDのGreenPAK
　→ 俺的には基板設計の革命だと思う
・PIC/AVR/PSoC内のCLC
　→ PIC/AVRにCLC-構成可能なロジックセルとか、聞いてねぇ～
・MCUもPLD的なロジックICだ!! (暴論w)
　→ マイコンだってAND/ORする低速論理素子じゃね?

お前がそう思ってるだけ。
そもそももうスケマでなんか書かないだろ。

>旧来シンボルは言わばスパゲッティプログラム。
スパゲティになるのは言語のせいなのか？

>>194
てなわけで採用した基板が完成
動くかしらん
https://i.imgur.com/UvR02Ot.jpeg

>>214
社是「テキサス州のマークは死守せよ」

資本主義は時々最悪ですが、私は共産主義から脱却したばかりの頃、旧共産主義国のほとんどを訪れました。それらの国は完全に経済的に破綻していました。ですから、資本主義は最悪かもしれませんが、私が知っている他のすべての制度はもっと最悪です。はるかに!! ちなみに、私はどちらの政党にも所属していません。どちらも私を苛立たせます!

「標準ロジックが買えなくなる日」－半導体メーカーの動向を探る－
ps://e2e.ti.com/blogs_/japan/b/analog/posts/668402

スタンダードTTLですら未だに買えるもんな
TIは本当に偉い
翻って日本のものづくり（笑）

DIPの74シリーズで「3DO」って書かれたのがあったんだけど、未だにどこのメーカなのかワカラン。
ちょうどゲーム機が出ていたころ。

質問です。
D-FFにクロックを入れると、1/2の周波数で Q /Q が同時反転します。
しかしクロックのエッジでしか動きません。
これをレベルで動くような素子ってありますでしょうか?

周波数を1/2するのではなく、レベル入力で Q /Q が同じに変化して欲しいのです。

ＣＬＫ−−−＋−−−−−−−−ＯＵＴ1
　　　　　　＋−−ＮＯＴ−−−ＯＵＴ2
だとOUT2が遅くなってしまいます。
これが同時に変化するような素子ってありますか?

−−−＋−−−非ＮＯＴ−−−ＯＵＴ1
　　　＋−−−−ＮＯＴ−−−ＯＵＴ2
だと酷似はしますが、
本当の意味での時間ずれ無しにはならないと思うんです

そりゃ、配線が1mm違っても時間差は出るだろうよ。
同時って何なんだろうな。

ありがとうございます。底までのことを言ってはいません。
冒頭にあるようにD-FFのQ /Qの関係が得られればと思っています。
D-FFのQ /Qの関係とは、1つの部品で反転がしたいです。
ゲート2個使えばそれぞれのtpdでD-FFより大きいスキューが出てしまうと思うんです。

74HC74の等価回路を見て考えてみては？

>>222
7474はエッジだけど、7473はレベルではなかったかな？(うろ覚え)

シングルを差動信号に変換したいのなら、RS-422/485送信デバイスが選択肢になるかも

>>222
あと、クロックバッファICにも差動にしてくれるのがあるよ。
分周込みで

7473はJK
7474の出力は、Qがインバータ(実際はNAND)を通って/Qに出てく。
485のドライバとかもそうだね。

そもそもDーFFのQ ~Qが対称な回路だけど論理的に同時ではなく
ロジック２段分遅れるので
https://www.krrk0.com/d-flip-flop/

そういう設計してはダメなものと思うが
インバーターの方がはやいかな

みなさんありがとうございます。
たしかにTC74HC74の等価回路を見るとQのほうが多段になっていますね。
しかしデーシートのtpLH tpHLの値は分かれていない同じ値です。
LVCゲートで3ns(ゲート2段分)の遅れが取りたいと思っています。
FF系はエッジ動作なので、レベルで動くものは内かなと思っています。

>>227
コモンモードチョークコイルを噛ませれば軽減されるよ

>>228
3ns!? RS-485デバイスでも厳しかも。
振幅レベルが許されるなら、LVCMOS - LVDS変換ICの出番な気がする

>>228
レベルで動くって何なんだよ？
単にバッファとインバータでいいんだろ？

レベルで動くっていうとラッチのことだぞ。

>>228
ルネのISL3295E、差動スキューが3ns max (Vcc 3.3V)
これでよくね？

まぁ差動アンプを入れるかバランだろうな(アナログ万能論)

>>233
その後、どうしたんだろうな。

差動にしたいのならコンパレータを2回路使う手もある。
同じ経路を通すから理屈的にはスキューがゼロ

たしかに「レベルで動く差動出力」みたいなことを
言ってたから、まさにコンパレータやな

VCC (exor) CLK →　-Q
GND (exor) CLK →　Q

CMOSなら完全対称でしょ
（TL→h = Th→Lと仮定して）

>>213
スパゲティという言葉は、プログラム言語が抱えていた問題点を指したもので、下手な人を馬鹿にする悪口になったのは後付けだよ

>>236
良いアイデア！

>>237
初めて聞いた

ENIACの頃はホントに電線とプラグでプログラミングしてたから
リアルスパゲッティよ

ただのバッファでもピン間スキューは実測値で500psくらい

CMOSだとただのバッファはインバータ2段だしな

SN74LVC1G19: Delay matching A to Y1 & Y2
ps://e2e.ti.com/support/logic-group/logic/f/logic-forum/1051836/sn74lvc1g19-delay-matching-a-to-y1-y2

1G19。保証はしないけれどスキューは1ns以下だそうだ

>>241
0.5nsなら10倍して、1bitパルス幅5nsなら実用性ありそう(200Mbps? ホンマかいな?)

それにしても>>236氏のEX-OR案が駿逸!! このアイデア使えば、GreenPAKをRS-485の送受信に使えそう。

CMOS Ex-ORゲートの中身って凄い最適化されてんのな
https://i.imgur.com/14WTqLu.jpeg

最適化というより、MOSFETスイッチで内部インバーターを生かしたりスキップしたりしてるのね。むしろシンプル

This device buffers the data on input A and passes it to the
outputs 1Y (true) and 2Y (complement) when the enable (E) input signal is LOW.

https://www.nexperia.../product/74LVC1G19GV

ってあるから素直にその用途で74□□1G19を使ってあげようぜ

>>247
その用途って何だよ?
>>220 が想定してる用途が何だかわかんないんだぞ。

コッククロフト🧑‍🍳ウォルトン回路やろ

ワイの巨大エリンギも真っ黒極太やで？(ﾎﾟﾛﾝ

>>250
その古い傘付きの2SC372は仕舞っとけ

774
7474

> 素直にその用途で74□□1G19を使ってあげようぜ
デコーダなんだから、素直にと言われてもな～w

NxperiaのLVC2G86とLVC1G19との遅延時間見ると、どっちでもいいかなぁ～

74LVシリーズ、74LVCシリーズのスキュー保証
ps://i.imgur.com/Nf4v6uf.jpeg

>>254
そんな事を言っちゃうメーカーは何処だぁ～(?_?) と思えばTIなのか。
ちゃんとした日本語だし、東芝にLVCは無かったと思うし、ルネサスか?とオモタ
すごいやん

16V8とか22V10がアリエクで出てるから買っちゃった。

>>256
今知ったんだけど、GALasmで作るの？
それとも他のツール？

>>257
WinCUPLの予定だけどハンドアセンブルでも難しくはないよ

>>258
へぇ～
俺はやった事ないからなんか尊敬

>16V8とか22V10が
palとかgalとか書籍で読んだことがある

PAL　GAL　PEEL